自定义一个AXI-IP核

目的： 自定义一个IP核，通过AXI总线与ARM系统连接   环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702   第一步：          新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test(   input [15:0] a,   input [15:0] b,   i

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