FPGA的约束设计初步
FPGA的约束设计初步 物理约束 常用约束命令： 图形化约束： 时序约束 静态时序分析– Static Timing Analysis 物理约束 常用约束命令： 1、管脚约束：set_property PACKAGE_PIN 管脚号 [get_ports {引脚名称}] 2、电平约束：set_property IOSTANDARD LVCMOS33 [get_ports {引脚名称}] 3、上拉约
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