quartus中测试文件的写法及用法_笔记
1. VerilogHDL设计不用而仿真时用的语法 initial task/function for/while/repeat/forever integer 内部不能有三态0 case/casex force/wait/fork #x 2. 关于例化 如下为一个简单的比较器模块 module compare(a,b,equal);
input a,b;
output equal;
reg eq
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