Verilog HDL 预处理命令 include

时间 2020-07-03

标签 verilog hdl 预处理命令 include 繁體版

原文原文链接

所谓"文件包含"预处理是一个源文件能够将另一个源文件的所有内容包含进来，即将另外的文件包含到本文件之中。Verilog HDL语言提供了'include命令用来实现"文件包含"的操做。其通常形式为: 'include "文件名" 图中意思为：在编译的时候，须要对include命令进行“文件包含”预处理：将File2.v的所有内容复制插入到'include "File2.v"命令出现的地方，即将Fi

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