[转载]一个支持Verilog的Vim插件——前言

原文地址：一个支持Verilog的Vim插件——前言 做者：hover

随着设计复杂度的增长，在书写代码中枯燥的重复性的劳动会愈来愈多。例如，例化若干个有上百个端口的子模块，这个工做没有任何创造性可言，并且几乎100%会出错误。在verilog中每用到一个新变量都要实现声明，而一个比较复杂的设计，有成百上千个变量都不稀奇。若是没有一个自动化的辅助书写工具，一个设计者花费在简单重复工做的时间甚至会大于花费在创造性工做上的时间！

对于这个问题Emacs提供了一些很是有用的功能，好比自动例化。惋惜，Emacs界面并不十分友好，并且其提供的功能也十分有限。

相对于Emacs，Vim更为广泛，至少我更偏心Vim。我想花些时间写一个自动化的Verilog编辑插件是颇有必要的。

下载地址：

http://www.vim.org/scripts/script.php?script_id=2372