一个简单的handshake接口转axi lite接口读写BRAM的例子

首先借用开源的axi_master模块，首先我用XHDL工具把VHDL转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。 用户侧handshake接口如下所示： axi lite master端接口如下所示： axi litemaster端的读写地址输出有如下加法操作 其中，C_M_TARGET_SLAVE_BASE_ADDR为用户定义的基地址，在V

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