Veriloga中输出出现延迟解决方法

Veriloga建模仿真出现delay的解决 想用verilog建立一contention detector,但建模仿真后出现输出结果有延迟，同事提醒可能时间建立有问题。原代码如下： 下面是仿真结果： 从结果看输出有一定延迟，veriloga理应是理想模型不应该有这样的问题。同事提醒后加入语句bound_step(1n)。解决！ debug后仿真结果

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