systemverilog中interface时钟块的时序控制

标题起的有点绕，没办法，将就一下了。。。 systemverilog引入了interface的概念将接口进行简化，interface中可以定义时钟块（clocking block）来控制同步信号的时序。那么，同步信号在什么时候采样，又在什么时候驱动输出呢？ 一、默认的情况。 如果不指定时钟块的时序，那么效果如上面指定的那样。 1step延迟规定了信号在前一个时间片的Postponed区域，在设计有

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