Qsys_UART_IP

1.QSYS中的UART IP 结构图 endofpacket:产生中断信号，比如写入0x5A那么当rxdata/txdata的数据是0x5A的时候就会产生一个中断信号。 寄存器位概览 Status寄存器 RRDY：接收ready信号，当接受数据的寄存器无内容时为0，有内容拉高； TRDY：发送ready信号； Control寄存器：多数bit只比Status寄存器多一个i，表示Control寄存

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