基于FPGA的I2C verilog

时间 2021-01-06

标签 FPGA 栏目 C&C++ 繁體版

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游戏排行榜空闲位：SCL 高电平 SDA低电平起始位：SCL 高电平 SDA 高电平到低电平结束位：SCL 高电平 SDA低电平到高电平读写状态：数据+响应位 `timescale 1ns/1ns module IIC_WM( Clk, Rst_n, IIC_SCL, //iic时钟线 IIC_SDA //iic数据总线 ); input Clk;//系统时钟 input

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