ISERDESE3和OSERDESE3的仿真分析

1，这是xilinx的器件内部的解串和串行的元件，首先看官方文档的描述： 2，在8bit模式下面，猜想模型的信号输出情况，看一下到底是符合解串，于是例化iserdes3模块，并且自行使用逻辑模拟，如下： 其中rx_clk的频率是clkdiv的频率4倍，刚好匹配8个bit位宽，可以知道每个字节的输出都是在clkdiv的上升沿之后，数据解串的低位在前高位在后，对比发现和xilinx自身的数据一致，仿真

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