Verilog代码和FPGA硬件的映射关系(四)

时间 2021-01-13

标签 Verilog Altera FPGA 繁體版

原文原文链接

其实在FPGA的开发中理想情况下FPGA之间的数据要通过寄存器输入、输出，这样才能使得延时最小，从而更容易满足建立时间要求。我们在FPGA内部硬件结构中得知，IOB内是有寄存器的，且IOB内的寄存器比FPGA内部的寄存器更靠近外部的输出管脚，这样就能够得到更小的延时，从而使时序更好。我们可以看到在没有指定的情况下寄存器的映射都是随机的，那么问题来了，如何才能指定寄存器映射到IOB中呢？我们依然用异

>>阅读原文<<