Design compiler综合教程

时间 2020-12-31

标签 verilog 繁體版

原文原文链接

一、逻辑综合的主要步骤 synthesis = translation + logic optimization + gate mapping DC工作流程主要分为这三步 Translation ：主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的库表现）,以GTECH或者没有映射的ddc形式展现。也就是说此阶段没

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