异步fifo设计总结

文章目录 背景 问题 解决 altera fifo xilinx fifo 总结探讨 背景 问题 解决 altera fifo 通过对异步FIFO在读写时钟同频不同相、读时钟快于写时钟、读时钟慢于写时钟的程序仿真，我发现要想不让FIFO出现数据没成功写入和读出无效数据的情况。可以用以下方法： 开始读FIFO时刻用rdusedw控制，停止读FIFO时刻用rdusedw控制，在rd_clk时钟域下,去

>>阅读原文<<