Allegro 使用技巧你都知道吗？一份超实用“指南”送给您

48.Allegro创建电路板板框

步骤：

一、设置绘图区参数，包括单位，大小。

二、定义outline区域

三、定义route keepin区域（可以使用Z-copy操做）

四、定义package keepin区域

五、添加定位孔

49.Allegro布局基本知识

一、摆放的方法：Edit –> move或mirror或rotate

二、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。

三、各层颜色设置：top –> 粉色；bottom –> 蓝色；

50.区域规则设置

一、设定特定区域的规则，例如，对于BGA器件的引脚处须要设置线宽要窄一些，线间距也要窄一些。

二、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 能够看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定

51.建立总线

一、打开约束管理器（electronical constraint spreadsheet）

二、显示指定网络飞线：Display –> show rats –> net 而后在约束管理器中选择要显示的网络

三、若是要设置等长线，可是在线上有端接电阻，那么须要进行设置（x net），使得计算的时候跨过端接电阻。这就须要为每个端接电阻设置仿真模型库，设置完成之后，就能够在约束管理器中的看到网络变为了x net

四、添加信号仿真模型库：Analyze –> SI/EMI Sim –> Library 添加模型库 –> Add existing library –> local library path

五、对每一个新建添加模型：Analyze –> SI/EMI Sim –> Model 会显示出工程中的器件，而后为每一个器件添加仿真模型。对于系统库里面的元件有本身的模型库，能够利用Auto Setup自动完成。对于系统库里面没有的模型，选择find model

六、在约束管理器中，点击object –> 右键，便可利用filter选择须要选择的网络，能够选择差分对，x net等。

七、建立总线：在约束管理器中，选择net –> routing –> wiring 而后选择须要建立为总线的网络 –> 右键，create –> bus

52.设置拓扑约束

线长约束规则设置

一、对线长的要求，实际就是设置延时，能够按照长度来设置，也能够按照延时来设置

二、打开约束管理器 –> Electronic constraint set –> All constraint –> User – defined 选择在设置拓扑结构时设置好的网络 –> 右键选择SigXplore–> 在pro delay里选择。也就是说若是要想设置线长约束，须要先定义一个拓扑结构，而后再指定这个拓扑结构的网络约束。

相对延迟约束规则设置（即等长设置）

一、在设置相对延迟约束以前也须要先创建拓扑约束

二、在拓扑约束对话框 –> set constraint –> Rel Prop Delay 设定一个新规则的名称 –> 指定网络起点和终点 –> 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）

53.布线准备

一、设置颜色：Display –> color/visibility 其中group主要设置：stack-up，geometry，component，area

二、高亮设置：Display –> color/visibility –> display选项：temporary highlight和permanent highlight 而后再在display –> highlight选择网络就能够高亮了。可是此时高亮的时候是虚线，可能看不清，能够在setup –> user preferences –> display –> display_nohilitefont 打开此选项 也能够设置display_drcfill，将DRC显示也表示为实现，容易看到。另外DRC标志大小的设置在setup –> drawing option –> display –> DRC marker size

三、布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些

四、执行每个命令的时候，注意控制面板的选项，包括option，find，visibility

五、不一样颜色高亮不一样的网络：display highlight –> find面板选择net –> option面板选择颜色，而后再去点击网络。

差分布线

一、差分线走线：route –> conect而后选择差分对中的一个引脚，若是已经定义了差分对，就会自动进行差分对布线。

二、若是在差分布线时想变为单端走线，能够点击右键：single trace mode

蛇形走线

一、群组走线：route –> 选择须要布线的飞线这样就能够多根线一块儿走线了 –> 但快到走线的目的焊盘时，右键 –> finish 能够自动完成 –> 再利用slide进行修线

二、经常使用的修线命令：

（1）、edit –> delete 而后再find中能够选择Cline（删除整跟线）、vias、Cline Segs（只删除其中的一段）

（2）、route –> slide 移动走线

（3）、route –> spread between voids 并在控制面板的options栏输入void clearance便可进行自动避让。

54.铺铜

一、建议初学者内电层用正片，由于这样就不用考虑flash焊盘，这时候全部的过孔和通孔该连内电层的就连到内电层，不应连的就不连。而若是用负片，那么若是作焊盘的时候若是没有作flash焊盘，那么板子就废了。

二、在外层铺铜：shape –> rectangular 而后再option中进行设置

（1）、动态铜（dynamic copper）

（2）、制定铜皮要链接的网络

三、铺铜后如何编辑边界：shape –> edit boundary 就能够对铜皮就行修改边界

四、如何删除铜皮：edit –> delete –> 在find中选择shape –> 点击铜皮就行删除

五、修改已铺铜的网络：shape –> select shape or void –> 点击铜皮，右键assign net

六、如何手工挖空铜皮：shape –> manual void –> 选择形状

七、删除孤岛：shape –> delete islands –> 在option面板点击delete all on layer

八、铺静态铜皮：shape –> rectangular –> 在option面板选择static solid

九、铜皮合并，当两块铜皮重叠了之后要进行合并：shape –> merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络，别去铜皮都是一种类型（都是动态或者都是静态）

55.内电层分割

一、在多电源系统中常常要用到

二、在分割前为了方便观察各个电源的分布，能够将电源网络高亮显示

三、分割铜皮：add –> line –> 在option面板选择class为anti etch，subclass为power，制定分割线线宽（须要考虑相临区域的电压差），若是电压差较小，用20mil便可，可是若是是+12V与-12V须要间隔宽一些，通常40~50mil便可。空间容许的话，尽可能宽一些。而后用线进行区域划分

四、铜皮的分割：edit –> split plane –> create 打开create split palne，选择要分割的层（power）及铜皮的类型 –> 制定每一个区域的网络

五、所有去高亮：display –> delight –> 选择区域

六、去除孤岛：shape –> delete island 能够将孤岛暂时高亮显示 –> 点击option去除孤岛

七、尽可能不要再相邻层铺不用电源的铜皮，由于这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层

56.后处理

一、添加测试点

二、从新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，可是这样在PCB中编号就是乱的。这就须要在PCB中从新编号，而后再反标注到原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 能够设置从新编号的选项 选择preserve current prefixes即保持当前的编号前缀。

三、最好是在布线以前，对元件进行从新编号，不然，若是是在布线完成后再从新编号，可能会带来一些DRC错误。有一些DRC与电气特性是无关的，多是由编号引发的，这时就能够无论这些DRC错误。

四、在原理图中进行反标注：打开原理图工程文件 –> tools –> back annotate –> 选择PCB Editor –> 肯定便可

五、布线完成后，进行完整的检查，检查可能存在的各类DRC错误

六、查看报告：tools –> report或者quick reports –> 最经常使用的是unconnect pin report；还有查看shape的一些报告，检查动态铜皮的状态，若是有的状态不是smooth就须要到setup –> drawing option中进行更新 –> update to smooth

七、shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules check report

八、在setup –> drawing option中能够看到unrouted nets，unplaced symbol，isolate shapes等。这只是一个大体的统计信息。可是要求全部的选项都是绿色的，即都没有错误。

九、若是肯定全部的设计都没有错误了，推荐进行一次数据库的检查，将错误彻底排除掉。步骤：tools –> update DRC –> 选中两个选项 –> check 保证数据库是完整的

57.丝印处理（为出光绘作准备）

一、生成丝印层是，与电气层没有关系了，因此能够把走线以及覆铜都关闭：display –> color visibility 关掉etch，要留着pin和via，由于调整丝印时须要知道他们的位置。

二、在display –> color and visibility –> group选择manufacturing –> 选择autosilk_top和autosilk_bottom 由于丝印信息是在这一层的。不须要选择其它层的silkscreen

三、生成丝印：manufacturing –> silkscreen –> 选择那些层的信息放在丝印层，通常要选上package geometry和reference designator –> 点击silkscreen，软件自动生成这个信息

四、调整丝印，先在color and visibility中关掉ref des assembly_top和assembly_bottom

五、调整字体大小：edit –> change –> 在find面板选中text –> option面板选中line width和text block，不选择text just –> 画框将全部的文字改过来。line width是线宽，text block是字体大小。注意option选项中的subclass不要动，不然修改后，就会把修改结果拷贝到那一层了。

六、调整丝印位置：move –> 选择编号进行修改

七、加入文字性的说明：add –> text –> 在option中选择manufachuring/autosilk_top ，以及字体的大小，而后点击须要添加的位置，输入便可

58.钻孔文件

一、钻孔文件是电路板制做厂商数控机床上要用到的文件，后缀为.drl

二、设置钻孔文件参数：manufacture –> NC –> NC Parameters –> 设置配置文件（nc_param.txt）存放路径，所有保持默认便可

三、产生钻孔文件：manufacture –> NC –> NC drill –> Drilling:若是所有是通孔选择layer pair；若是有埋孔或者盲孔选择（by layering）—> 点击drill就可产生钻孔文件 –> 点击view log查看信息

四、注意NC drill命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，须要单独进行处理：manufacture –> NC –> NC route –> route 可能会产生一些工具选择的警告，能够没必要理会。完成后会产生一个.rou文件

五、生成钻孔表和钻孔图：display –> color and visibility –> 关闭全部颜色显示，在geometry中单独打开outline，只打开电路板的边框 –> manufacture–> NC –> drill legend 生成钻孔表和钻孔图 –> ok –> 出现一个方框，放上去便可

59.出光绘文件

一、出光绘文件：manufacture –> artwork，注意如下几个选项：

Film Control：

（1）、undefined line width：通常设置为6mil或者8mil

（2）、plot mode：每一层是正片仍是负片

（3）、vector based pad behavior：出RS274X格式文件时，必定要选中这个选项，若是不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。

General Parameters：

（1）、Device type：选择Gerber RS274X，能够保证国内绝大多数厂商能够接受

二、在出光绘文件以前能够设定光绘文件的边框（也能够不设置）：setup –> areas –> photoplot outline

三、若是要出顶层丝印信息的光绘文件，须要先把这一层的信息打开：display –> color/visibility –> all invisible 关掉全部。

四、对于顶层丝印层，须要打开如下三个选项：

geometry：[board geometry]: silkscreen_top [package geometry]: silkscreen_top

manufacturing：[manufacturing]: autosilk_top

而后，manufacture –> artwork –> film control –> 在available films中选择TOP，右键add –> 输入这个film的名字（例如silkscreen_top）这样就能够在available films中添加上了这个film，而且里面有刚才选择的三个class/subclass

五、利用相同的方法，在产生底层的丝印

六、添加阻焊层，先在manufacture中添加上soldermask_top层，而后再在display –> color/visibility中选择一个几个class/subclass:

stack-up：[pin]: soldermask_top; [via]: soldermask_top

geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top

再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了

一样的办法添加底层阻焊层。

七、添加加焊层，先在manufacture中添加上pastemask_top层，而后再在display –> color/visibility中选择一个几个class/subclass:

stack-up：[pin]: pastemask_top; [via]: pastemask_top

geometry：[board geometry]: 没有; [package geometry]: pastemask_top

再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了

一样的办法添加底层加焊层。

八、添加钻孔表，先在manufacture中添加上drill_drawing层，而后再在display –> color/visibility中选择一个几个class/subclass:

manufacturing：[manufacturing]: Nclegend-1-4

geometry：[board geometry]: outline

再在drill_drawing右键 –> match display 就会让这个film和选择的class/subclass进行匹配了

九、板子须要的底片：

（1）、四个电气层（对于四层板）

（2）、两个丝印层

（3）、顶层阻焊层和底层阻焊层（solder mask）

（4）、顶层加焊层和底层加焊层（paste mask）

（5）、钻孔图形（NC drill lagent）

十、如何在已经设定好的film中修改class/subclass：点击相应的film –> display就能够显示当前匹配好的class/subclass –> 而后再在display中修改 –> 而后再匹配一遍

十一、须要对每一个film进行设置film option

十二、生成光绘文件：film option中select all –> create artwork

1三、光绘文件后缀为.art

1四、须要提供给PCB厂商的文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文件art_param.txt、钻孔参数文件nc_param.txt