TestBench中的timescale 时间延迟与时间精度

时间 2019-12-08

标签 testbench timescale 时间延迟精度繁體版

原文原文链接

在Verilog HDL 模型中，全部时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。`timescale编译器指令格式为：` timescale time_unit / time_precision 。其中，time_unit 和time_precision 由值1、10、和100以及单位s、ms、us、ns、ps和fs组成

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