设计显示译码器

Verilog HDL 设计显示译码器 逻辑原理： 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD 码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示。 7 段译码器的输出信号 LED7S 的 7 位分别接如下图所示数码管的 7 个段，高位在左，低位在右。例如当 LED7S

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