FPGA中计数器设计探索

FPGA中计数器设计探索，以计数器为32位为例： 第一种方式，直接定义32位计数器。 reg [31:0]count; quartus ii 下的编译，资源消耗情况。 85C模型下的时钟频率。   0C模型下的时钟频率。   chip planner下资源分布情况。 第二种方式，定义2个16位计数器。 reg [15:0]count1，count2; quartus ii 下的编译，资源消耗情况。

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