vivado的物理约束之电平区别

物理约束 在写.sdc约束文件时，要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。其语法格式如下： create_clock[-add] [-name <clock_name>] -period <value> [-waveform<edge_list>] <targets> 参数解释： -name表示生成的时钟名称 -period表示时钟周期，单位为ns -wave

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