FPGA浮点数定点化

　　由于在普通的fpga芯片里面，寄存器只能够表示无符号型，不能够表示小数，因此在计算比较精确的数值时，就须要作一些处理，不过在altera在Arria 10

中增长了硬核浮点DSP模块，这样更加适合硬件加速和作一些比较精确的计算。

　　浮点数和定点数的区别：定点数的小数点是固定的，而浮点数的小数点的位置不肯定，举个例子，定点数 1.1*1.1 = 1.2（定点一位小数），浮点数1.1*1.1

=1.21，浮点数的小数点发生了移动，而定点数舍弃了一位，小数点的位置没有变。

　　在verilog里面，若是用用16位二进制表达定点小数，最高位就是符号位。咱们把小数点以后的N位叫作Qn，例如小数点以后有12位叫作Q12格式的定点小数

而Q0就是咱们所说的整数。

　　Q12的最大正数是0111.1111_1111_1111，第一个0是符号位，后面的数都是1，那么这个数的十进制就是0x7fff/2^12=7.99999......，为啥是除2^12呢，由于是

十二位小数，0.1111_1111_1111接近与整数1，这样看有多少个1.

　　反过来，一个实际的数转换成Qn型的定点小数就是就是乘上2^n

 

　　举个例子：

　　2.1*2.2 = 4.62

　　先转换成定点数 2.1 * 2^!2  = 8601.6 = 8602

　　　　　　　　　 2.1 * 2^12 = 9011.2 = 9011

　　定点数相乘        8602*9011 = 77512622

　　定点数转实际的数

　　　　　　　　　由于是两个定点数相乘，因此，小数位变成24位 。整数位变成6位

　　　　　　　　　77512622/2^24=4.62011.....和i结果差距很小

 

　　最后记录有符号数的计算

　　正数 原码 = 反码 = 补码

　　负数 反码 = 原码的符号位不变，其余位取反

　　　　 补码 = 反码 + 1

　　举个例子 ： 00110010 + 10000011（负数补码）=10110101，由于结果是负数的补码，换算成原码是11001011，和的绝对值是1001011