Highspeedlogic专题：217维特比译码器的FPGA设计

二：viterbi译码器性能    （2，1，7）卷积码译码过程的整体结构可分为4个子模块，分别是分支度量模块，加比选蝶形运算单元，幸存路径存储单元和回溯译码单元。spa 译码器的结构框图如图3所示。设计   ·分支度量计算单元input     分支度量计算单元是用来计算输入信号序列与卷积码各个可能输出信号序列的似然度量，维特比的似然准则就是在寻找具备最小距离的路径。若译码器采用硬判决译码时，分

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