VerilogHDL编译预处理

编译预处理语句 编译预处理是VerilogHDL编译系统的一个组成部分，指编译系统会对一些特殊命令进行预处理，然后将预处理结果和源程序一起在进行通常的编译处理。以”`” (反引号)开始的某些标识符是编译预处理语句。在Verilog HDL语言编译时，特定的编译指令在整个编译过程中有效(编译过程可跨越多个文件)，直到遇到其他不同的编译程序指令。常用的编译预处理语句如下： (1)`define,`un

>>阅读原文<<