System verilog learning

准备全面拥抱SV语言，System verilog增加了些结构体、接口等有用的东西，为了更懒的写代码，学学先~。 参考文档： SystemVerilog IEEE 1800-2017.pdf SystemVerilog硬件设计及建模 Question： SV与Verilog的异同？ SV是verilog的升级版，verilog是SV的子集，verilog不再更新。 版本1800-2012\1800

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