PCIE——数据有效位判定

基于FPGA设计PCIE接口设计（数据有效位判定）         PCIE和CPU之间通信，当FPGA发送一个存储器读请求（MRd）后，将收到CPU返回的带数据读完成报文（Cpld）。根据带宽的不同，接口数据位宽可以选择为64bit、128bit、256bit。在PCIE协议中，数据传输最小单位是双字（DW），所以FPGA收到Cpld报文后需要判断数据的哪个双字有效。Cpld报文的TLP头部长度

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