Verilog 运算符优先级引起的血案

今天翻译matlab代码时须要用移位和加法实现乘法，发现一个很是奇怪的问题 须要计算的是 x = 3*a，将a左移一位与a相加， verilog代码以下：html x <= a + a<<1; 仿真出来的结果 x = 4*a， 若是代码为：web x <= a<<1 + a; 仿真结果为 x = 0。svg 晓明同窗告诉我，要加括号才能够，由于优先级问题，算术操做符优先级高于移位。 下面两个式子效

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