① SPI WIKI
A timing diagram showing clock polarity and phase.
解读
① CPHA = 0
,leading edge
采样;CPHA = 1
,trailing edges
采样
② CPOL = 0
,SCK IDLE低电平,leading edge
为上升沿; CPOL = 1
,SCK IDLE高电平,trailing edges
为下降沿
③ SS下降沿到leading edge
为SETUP时间。
④ leading edge
到SS上升沿为HOLD时间。 ⑤ SS一个低电平间传送一个字(WORD)。通常一个字为8,16和32。