FPGA程序编写

PL部分就是Programmable Logic 的缩写，就是可编程逻辑部分。用的软件是VIVADO，语言是VERILOG，还有一种是VHDL语言,都是硬件描述语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能，和C语言不同，很多是并行语句。 VERILOG用的较多，VHDL的学习要困难一些。但Verilog因为较自由的语法，也容易造成初学者犯一些错误，这一点要注意。 文

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