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关于锁存器问题的讨论
时间 2021-07-12
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FPGA
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verilog
锁存器
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很多同学提问到锁存器的相关问题,说明大家对这方面知识还不是很了解,今天我们就来探讨一下。 上图是两个没有else的代码,其等效于下图的代码。 也就是说,当if条件里面没有写else时,默认是表示“保持不变”的意思。 接下来,我们来讨论一下,硬件中是如何实现“保持不变”的。 左边是时序时序逻辑的代码,右边是该代码所对应的硬件电路。特别注意图中红色的那个线,那个就是保持不变的“反馈”。由图中可以看出,
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