S3C2440 ARM芯片时钟体系

    S3C2440A 中的时钟控制逻辑可以产生必须的时钟信号，包括 CPU 的 FCLK，AHB 总线外设的 HCLK 以及 APB 总线外设的 PCLK。S3C2440A 包含两个锁相环（PLL）：一个提供给 FCLK、HCLK 和 PCLK，另一个专用于 USB 模块（48MHz）。     图 7-1 显示了时钟结构的方框图。主时钟源来自一个外部晶振（XTIpll）或外部时钟（EXTCL

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