ZYNQ随笔——AXI4总线

时间 2020-07-23

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1. AXI4通道
读地址通道(Read address channel, AR)
写地址通道(Write address channel, AW)
读数据通道(Read data channel, R)
写数据通道(Write data channel, W)
写响应通道(Write response channel, B)
每一个通道由一个信号构成，而且使用双向的VALID和READY握手信号机制。
2. AXI4信号定义

3. AXI4读写波形
AXI4突发写波形，以下图所示。

AXI4读突发波形，以下图所示。

4. AXI4-Lite
AXI4-Lite接口是AXI4接口的子集，规模较小，有以下特色：ide

全部交易的突发长度为1
全部访问数据的宽度相同
只支持32位或64位访问
全部访问AWCACHE和ARCACHE等于0
不支持互斥操做

1. ZYNQ中DMA与AXI4总线-DMA简介
2. Xilinx AXI4总线概述
3. zynq AXI总线
4. Zedboard & Zynq 图像采集视频开发 (三) AXI4总线读写DDR
5. 深入AXI4总线- [五] AXI4的兄弟协议
6. AXI4、AXI4-Lite、AXI-Stream总线协议的简单认识
7. AXI4 / AXI4-Lite / AXI4-Stream
8. 【FPGA——协议篇】：Xilinx AXI4总线介绍
9. 深入 AXI4 总线（二）架构
10. AXI4总线中Outstanding究竟是什么
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