【技术专栏】Vivado HLS 设计优化

 更多精彩内容，请微信搜索“FPGAer俱乐部”关注我们。 在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。Vivado Hls总是试图最小化loop和function的latency，为了实现这一点，它在loop和function上并行执行尽可能多的操作。比如说，在function级别上，高级综合总是试图并行执行function。  除了这些自动优化，direc

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