TI的C665X_DSP芯片的DDR3配置
6655时钟PLL配置与DDR3的配置 1 时钟概述 PLL与PLL控制器的逻辑组成和处理流程如图1所示。PLL控制器能够通过PLLDIV1到PLLDIV16这些分频器灵活便利的配置和修改内部的时钟信号。PLL控制器也包含PLLM和SECCTL寄存器，如图1所示，这些寄存器能够配置好PLLM,OUTPUTDIVIDE和BYPASS的输出。PLL控制器决定DSP核心，外设或者其他模块的输
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