verilog 数据移位与数据拼接比较

测试了一把将数据左移2bit和尾部拼接2bit0的区别。 开发环境：vivado2018.3 开发语言：verilog 测试代码： module sift_reg(              input  [7:0]  a,             output [9:0]  o     );     assign o = {a,2'b0};    //assign o = a<<2; endmo

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