Xilinx CMT（Virtex-5）

Xilinx Virtex-5 FPGA根据不同型号分别有1、2、6个时钟管理片（Clock Management Tile，CMT），每个CMT由一个PLL和两个DCM组成。CMT包含专有路由来连接同一个CMT中的DCM和PLL，使用专有路由可以改进时钟路径。CMT如下图： 下图显示了中心列资源简化视图： 在XC5VFX200T中，有6个CMT，Top Half和Bottom Half各3个。

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