一个小型RISC-V开源处理器核介绍！

【编者推荐语】最近看到了一个开源的RISC-V处理器设计，仅仅5000行左右的verilog代码，功能却非常完善。代码全部为手动设计的verilog代码，可读性非常强。设计者完成了包括CPU内核设计，总线设计，debug模块设计，外设模块设计，以及相关的软件设计，测试模块设计。整个项目的完成度非常高，值得FPGA入门后想要再提高的人来学习。 下面是对这个下面的介绍说明（来自项目的README文件）

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