FPGA 时钟管理

通过ISE14.7 clock wizard添加两个MMCM core，第一个mmcm输入时钟选择板载100Mhz时钟clk_in_p，生成7个输出时钟，s_axi_aclk为CLK_OUT2，频率为100Mhz, 将CLK_OUT2通过global buffer接入第二个mmcm(在mmcm中配置) 。之前尝试将板载时钟同时驱动两个MMCM,编译时报错，（一个板载时钟不能同时驱动两个mmcm），

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