vivado simulation仿真(38译码器实现)

第一步 新建工程 新建工程选择开发板，进入vivado界面，这里就很少说了。web 第二步 添加design souce 这一步就是写咱们要测试的Verilog模块，由于只是仿真，因此咱们不须要综合和实现，也所以我我的认为，在design souce里面的文件就不须要按照顶层到底层的方式写，而是将须要测试的模块都放在里面。svg 这里我添加了两个文件，分别是两种方式实现的38译码器： 其中各个文件

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