第2.5章 使用门电路搭建加法器

一，半加器 有了异或门，很容易设计出加法器（半加器）。 输入为A和B，输出为S（和）和C（进位标志）。 S= A ⊕ B，即输出和为输入的异或； C=A+B，输入都为1时，结果有进位。 二，全加器 要考虑到低位的进位，一个完整的一位全加器的输入应该有3个，即A、B、CI（进位输入）。 输出的结果相当于是三个一位数相加，最终结果只可能是 十进制的0~3，即二进制的00，01，10，11。可以用两个位

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