一些 for循环 电路的综合结果（systemVerilog）

一些电路的综合结果 阻塞赋值 = 一般不带D-Q延时；非阻塞赋值<= 带D-Q延时。阻塞和非阻塞是针对块内下一条语句而言，阻塞赋值会阻塞后面语句执行（后面的逻辑例化于阻塞逻辑之后），在完成该条阻塞赋值后再执行后面的语句。这也与D-Q延时对电路的影响一致。 组合逻辑 //组合逻辑 always_combbegin:comb_led LEDR[2:0]='0;//默认 for(int i =0;i<4

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