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全局时钟网络
时间 2021-07-13
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fpga原理
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1 pll的输出时钟是 全局时钟,大部分ip的 clk 也是由 pll 例化,所以大部分ip中出来的也是全局时钟 下面是 altera pll ip 的截图,可以看到 4个pll 中每个 clk_out 与 系统中20个 globle_clk 的对应关系 2 使用 原语 IBUFG 和 BUFG的参考 https://blog.csdn.net/hucc0706/article/deta
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