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单脉冲采样(1)---慢时钟采样快时钟
时间 2021-01-18
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跨时钟域
脉冲采样
verilog
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pulse_sample 适用场景 适用于脉冲信号采样,慢时钟采样快时钟 基本原理 将快时钟域的脉冲信号扩展成多周期的电平信号,慢时钟同步电平信号进行采样得到同步后的电平信号,此时通过电平延时组合逻辑由电平产生脉冲信号。 限制 快时钟域的两次脉冲应该应该有一定的间隔,否则扩展后的电平信号连在一起了,会导致同步后的信号只有一个脉冲 说明 源时钟域src_pulse依次输入给src_pulse_seq
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