data_recv的输出信号，帧边界与帧之间的关系

时间 2021-01-22

标签 verilog学习繁體版

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data_recv模块负责将输入的40.96Mbps串行数据转化为8bit并行数据，由两个子模块组成，分别是uart_rx_oversample_8x负责将接收到的数据进行八倍过采样，并进行串并转换，以及decode模块负责完成10b/8b解码。在data_recv模块在顶层还实现了同步码的接收并根据接收结果判断链路状态的功能; 时序如下图所示 rx_link表示链路通断，由链路空闲时发送同步码决

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