FPGA的学习：数码管静态显示的实现（二）
接着将控制模块的时序图画出来。 按照时序图编写代码。web `timescale 1ns/1ns
module hc595_ctrl
(
input wire sys_clk , //系统时钟，频率50MHz
input wire sys_rst_n , //复位信号，低有效
input wir
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