第一篇 FPGA/CPLD软硬件开发设计（14学时）第一部分 FPGA/CPLD基本概念以及Verilog HDL设计（5学时）
算法
第二部分 FPGA/CPLD开发环境、IP核生成工具、测试激励生成器、ModelSim仿真工具、约束、辅助设计工具、配置工具以及在线逻辑分析仪（5学时）编程
第三部分开发板设计原理以及实验（4学时）微信
第二篇利用FPGA/CPLD开发实时通讯系统的的重要设计方法及课题实训（12学时）第一部分基于实时通讯系统的模块化设计方法和技巧（3学时）分布式
基于实时通讯系统的模块化设计方法和技巧模块化
基于实时通讯系统的模块化设计课题实训工具
第二部分基于实时通讯系统的流水线设计方法和技巧（3学时）学习
基于实时通讯系统的流水线设计方法和技巧测试
基于实时通讯系统的流水线设计课题实训ui
第三部分基于实时通讯系统的乒乓操做设计方法和技巧（3学时）编码
基于实时通讯系统的乒乓操做设计方法和技巧
基于实时通讯系统的乒乓操做设计课题实训
第四部分基于实时通讯系统的时钟设计方法和技巧（3学时）
基于实时通讯系统的时钟设计方法和技巧
基于实时通讯系统的时钟设计课题实训
第三篇 FPGA/CPLD在软件无线电中的工程应用与工程课题实训（29学时）第一部分软件无线电系统概述?? （1学时）
软件无线电系统概述
软件无线电的三种结构形式
第二部分 System View以及无线通讯系统仿真设计（3学时）
System View的设计方法和技巧
基于System View的无线通讯系统仿真设计
第三部分基于FPGA/CPLD的数据采集系统工程应用与工程课题实训（3学时）
Nyquist采样以及能够实现频谱搬移的带通采样（欠采样）
在实时通讯系统中如何选取适当的采样频率去除混叠信号
基于FPGA/CPLD的数值运算以及Q表示法进行数的定标
基于FPGA/CPLD的带通采样（欠采样）工程应用以及工程课题实训
第四部分基于FPGA/CPLD的数字滤波器工程应用与工程课题实训（4学时）
乘累加结构以及分布式算法的FIR数字滤波器
SystemView如何产生滤波器系数
MATLAB如何产生滤波器系数
基于FPGA/CPLD的FIR数字滤波器工程应用以及工程课题实训
基于FPGA/CPLD的高斯滤波器工程应用以及工程课题实训
第五部分基于FPGA/CPLD的数字上下变频工程应用与工程课题实训（5学时）
基于FPGA/CPLD的本地载波产生原理与工程应用
基于FPGA/CPLD的数字上变频原理与工程应用
基于FPGA/CPLD的数字下变频原理与工程应用
基于FPGA/CPLD的数字上下变频工程课题实训
第六部分基于FPGA/CPLD的数字调制解调工程应用与工程课题实训（5学时）
数字调制解调的基本原理、设计方法以及影响选择数字调制方式的因素
基于FPGA/CPLD的ASK调制解调工程应用以及工程课题实训
基于FPGA/CPLD的PSK调制解调工程应用以及工程课题实训
基于FPGA/CPLD的MSK调制解调工程应用以及工程课题实训
基于FPGA/CPLD的GMSK调制解调工程应用以及工程课题实训
第七部分基于FPGA/CPLD的多速率信号处理工程应用与工程课题实训（3学时）
多速率信号处理概述以及取样率变换性质
基于FPGA/CPLD的抽取工程应用以及工程课题实训
基于FPGA/CPLD的插值工程应用以及工程课题实训
第八部分基于FPGA/CPLD的同步技术工程应用与工程课题实训（5学时）
基于FPGA/CPLD的载波同步工程应用与工程课题实训
基于FPGA/CPLD的位同步工程应用与工程课题实训
基于FPGA/CPLD的帧同步工程应用与工程课题实训
第四篇项目实训(30学时)
项目名称：基于GMSK调制方式的高速数字化无线通讯系统
核心技术：带通采样（欠采样）、数字下变频、GMSK调制解调、位同步、抽样判决、帧同步、数字上变频、带通滤波、高斯滤波、抽取、插值、低通滤波。（注：这些核心技术所有是经过软件编程的方式实现）
项目主要内容：该通讯系统有两部分组成，一部分为高速数字化无线通讯发射机；一部分为高速数字化无线通讯接收机；
项目要求：在基于FPGA设计的高速数字化无线通讯发射机中，信源码速率为100KHz，通过适当的编码后，经过插值、低通滤波，取样率变换后进行GMSK调制，而后再经过数字上变频将基带信号混频到中频信号，再通过带通滤波后送D/A转换器输出中频信号（或射频信号）。以上这些工做所有是在FPGA内经过Verilog HDL编程实现.
在基于FPGA设计的高速数字化无线通讯接收机中，A/D转换器前的中频信号（或射频信号）经过带通采样、带通滤波后发生频谱搬移，把信号搬移到一个新的中频信号，对此新中频信号进行数字下变频，混频后获得I、Q两路基带信号，而后进行GMSK解调，再经过抽取、低通滤波，实现取样率变换后经过位同步、抽样判决以及适当的解码，最终恢复出发射机中信源的原始码元。以上这些工做也所有是在FPGA内经过Verilog HDL编程实现。
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提取码: bye3
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