节省编译时间

FPGA到最后自然是规模越来越大，编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。 先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来，调通的模块都用edf网表代替，节省综合时间。 在P&R阶段，看模块的功能，可以设置各个模块的优化策略，低速小面积的就放松了布。在调试时，如果改动不大，就用增量式编译，保留上次

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