软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况

标题modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况 modelsim 软件仿真遇到功能仿真可以运行，但是时序仿真运行失败的情况；如下图 后来我在Assignment中的setting 中的simulation中format for output netlist中发现我的输出语言是VHDL语言，但是我testbench是用verilog语言写的，后来我改成Verilog

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