XILINX FPGA和CPLD引脚约束

时间 2021-01-03

标签 fpga/cpld 繁體版

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XILINX FPGA和CPLD管教约束 1、XILINX CPLD引脚配置打开ISE，这个工程所用的芯片是Coolrunner II CPLD系列的XC2C32A，找到floorplan IO-Pre-Synthesis 双击打开之后出现下图，显示了引脚的各种约束状态，这些引脚约束当然是与你的编程代码是一致的：例如：你的Verilog代码中的时钟信号，肯定是输入信号，所以时钟引脚肯定得配置成i

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