szuEDA复试第二套

第一题 系统周期T-传输延迟Tp-组合逻辑Tc>=建立时间Ts 第二题 因为SRAM是靠锁存器来存储信息，一旦掉电那么晶体管高电平将会丧失，即锁存器不能所存数据，那么数据信息将会丧失，SRAM属于时序逻辑电路。 第三题 为一个优化电路的题 第四题 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

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