Xilinx Virtex-5 FPGA CLB资源学习笔记
FPGA CLB介绍 一个CLB包含两个Slice，两个Slice分别位于独立的列，有各自的进位链，他们相互不连接。每个CLB连接到一个Switch matrix上已完成布线。CLB中底部的Slice为Slice0，上部的为Slice1。 Xilinx给Slice的标号为X代表列、Y代表行，从die的左下角开始排序。 每个Slice包含4个逻辑生成器（6-LUT）、4个Storage elemen
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