Intel Stratix10收发器时钟网络介绍

现在intel的中高端FPGA（A10,S10等）的高速收发都是采用的模块化的形式来组成的，这样更加的灵活。下图就是一个高速收发器的设计框图（包含了PHY, reset,PLL,MAC4个模块）。本文主要介绍下其中的PLL模块。 1、参考时钟输入 每个tile有8个专用参考时钟输入管脚，每个tile由4个bank组成，所以，每个bank有2个专用参考时钟输入管脚。各自对应BOTTOM和TOP的PL

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